- Аналоговые архитектуры вычислений в памяти для искусственного интеллекта (arXiv)
Автор: Патрик Боуэн, Гай Регев, Нир Регев, Бруно Педрони, Эдвард Хэнсон, Йиран Чен.
Аннотация: В этой статье представлен анализ фундаментальных ограничений энергоэффективности как цифровых, так и аналоговых архитектур вычислений в памяти, и сравнивается их производительность с машинами с одной инструкцией и отдельными данными (скалярными), особенно в контексте машинного вывода. Основное внимание при анализе уделяется тому, как эффективность масштабируется с размером, арифметической интенсивностью и битовой точностью вычислений, которые должны быть выполнены. Показано, что архитектуры аналоговых вычислений в памяти могут достигать сколь угодно высокой энергоэффективности по мере масштабирования как размера задачи, так и размера процессора.
2. 64-ядерный вычислительный чип в памяти со смешанными сигналами на основе памяти с фазовым переходом для глубокого вывода нейронной сети (arXiv)
Автор: Мануэль Ле Галло, Ридуан Хаддам-Альджамех, Милос Станисавлевич, Афанасиос Василопулос, Бенедикт Керстинг, Мартино Дацци, Гитан Карунаратне, Маттиас Браендли, Абхайрадж Сингх, Сильвия М. Мюллер, Джулиан Бюхель, Ксавьер Тимонеда, Винай Джоши, Урс Эггер, Анджело Гарофало, Анастасиос Петропулос, Теодор Антонакопулос, Кевин Брю, Сэмюэл Чой , Инджо Ок, Тимоти Филип, Виктор Чан, Клэр Сильвестр, Иштиак Ахсан, Николь Солнье и др. (4 дополнительных автора не показаны)
Аннотация: Необходимость неоднократно перемещать значения синаптического веса из памяти в процессоры была ключевым источником неэффективности использования энергии, связанной с аппаратной реализацией искусственных нейронных сетей. Аналоговые вычисления в памяти (AIMC) с пространственно заданными синаптическими весами обещают преодолеть эту проблему, выполняя умножение матрицы на вектор (MVM) непосредственно в весах сети, хранящихся на чипе, для выполнения рабочей нагрузки логического вывода. Однако для достижения сквозных улучшений задержки и энергопотребления AIMC необходимо сочетать с встроенными цифровыми операциями и связью, чтобы перейти к конфигурациям, в которых полная рабочая нагрузка логического вывода реализуется полностью на кристалле. Кроме того, крайне желательно достичь высокой точности MVM и логического вывода без перенастройки чипа в зависимости от приложения. Здесь мы представляем многоядерный чип AIMC, разработанный и изготовленный по 14-нм технологии комплементарных металл-оксид-полупроводник (CMOS) с встроенной памятью с фазовым переходом (PCM). Полностью интегрированный чип имеет 64 ядра AIMC 256x256, соединенных между собой через встроенную коммуникационную сеть. Он также реализует функции цифровой активации и обработки, используемые в сверточных нейронных сетях ResNet и сетях с долговременной кратковременной памятью (LSTM). Мы демонстрируем почти эквивалентную программному обеспечению точность вывода с сетями ResNet и LSTM, реализуя все вычисления, связанные с весовыми слоями и функциями активации, на кристалле. Чип может достичь максимальной пропускной способности 63,1 TOPS при энергоэффективности 9,76 TOPS/Вт для 8-битного умножения матрицы ввода/вывода на вектор.
