Передача параметров между модулями Verilog

Думайте о параметре как о особом виде постоянных входных данных, значение которых фиксируется во время компиляции. Первоначально в Verilog параметры были константами, которые можно было переопределить извне модуля (используя устаревшее выражение defparam). Итак, параметр Verilog имел две роли:

1. локальная константа
2. способ настройки модуля извне

Затем, в версии стандарта 2001 года (IEEE 1364-2001), был введен синтаксис, который вы используете ниже (так называемый "стиль ANSI"). Также IEEE 1364-2001 представил localparams (которые выполняют первую из этих двух ролей, потому что они не могут быть переопределены извне), поэтому оставлены параметры для обработки второй из этих двух ролей (настройки). В синтаксисе в стиле ANSI вы переопределяете параметр при создании экземпляра модуля. Вы можете связать параметр с любым статическим значением, например параметром родительского модуля, localparam, genvar или литералом ( жестко запрограммированное значение в вашем коде).

Из-за этой исторической двойной роли в Verilog вы должны присвоить параметру значение по умолчанию, даже если это не имеет смысла. (И это ограничение снято в SystemVerilog.)

Помогает ли вашему пониманию присвоение параметрам разных имен и значений по умолчанию?

                //    the default value
                //          |
module counter  //          V
#(parameter COUNTER_WIDTH = 1)
(
    input wire CLK,
    input wire RST,
    input wire CE,
    output reg[COUNTER_WIDTH-1:0] out = {COUNTER_WIDTH{1'b0}}
    );


   always @(posedge CLK) begin
      if (RST == 1) begin
         out <= {COUNTER_WIDTH{1'b0}};
      end else begin
      if (CE == 1) begin
         out <= out + 1'b1;
      end
    end
  end
endmodule

Затем в верхнем модуле давайте дадим параметру другое имя:

                   //    the default value
                   //          |
module top_module  //          V
#(parameter COUNTER_NUM_BITS = 2)
(
    input wire CLK,
    input wire CE,
    input wire RST,
    output wire[COUNTER_NUM_BITS-1:0] out
    );

counter #(
    .COUNTER_WIDTH(COUNTER_NUM_BITS)
    )
counter_inst(
    .CLK(CLK),
    .RST(RST),
    .CE(CE),
    .out(out)
);

endmodule

И снова в тестовом приспособлении:

module test_fixture();

localparam COUNTER_SIZE = 8;   // This is not overridden from outside, so using
                               // a localparam would be better here.
                               // (A localparam being a kind of parameter that
                               //  cannot be overridden from outside. Normal 
                               //  languages would call it a constant.)    
// inputs
reg CLK = 0;
reg RST = 0;
reg CE = 0;

// outputs
wire [COUNTER_SIZE-1:0] Q;

// instance of top module to be tested
top_module #(
    .COUNTER_NUM_BITS(COUNTER_SIZE)
) 

test_inst(
    .CLK(CLK),
    .RST(RST),
    .CE(CE),
    .out(Q)
);
endmodule

почему мы должны объявлять параметр в модуле и связывать его с параметром в другом модуле?

Потому что вы НЕ ДОЛЖНЫ присваивать параметру значение при экземпляре модуля. В этом случае инструменты должны иметь хотя бы некоторое значение для работы.

Итак, где вы делаете:

counter #(
    .COUNTER_WIDTH(COUNTER_WIDTH)
    )
counter_inst(
    .CLK(CLK),
    .RST(RST),
    .CE(CE),
    .out(out)
);

Вы также можете использовать:

counter
counter_inst(
    .CLK(CLK),
    .RST(RST),
    .CE(CE),
    .out(out)
);

В этом случае используется значение по умолчанию.