Мы пытаемся сделать что-то вроде следующего в verilog:
`define MY_SUFFIX suffix
wire prefix_`MY_SUFFIX;
assign prefix_`MY_SUFFIX = 1'b0;
Однако препроцессор, похоже, не выполняет правильную замену. Есть синтаксическая ошибка в строке assign
("синтаксическая ошибка рядом с "суффиксом"), но синтаксической ошибки нет, если строка assign ...
закомментирована, а строка wire ...
нет.
Имитация этого с закомментированной строкой assign...
(во избежание синтаксических ошибок) дает ошибку компиляции «префикс_ является неизвестным типом».
Мы явно что-то упускаем, но такое поведение не имеет смысла!